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EDA74160计数器设计
篇一:74160,ent
沈 阳 工 程 学 院
EDA技术
——课程设计
专业班级： 电子专112 学生姓名： 杨 媛 指导教师： 包 妍
沈阳工程学院
课程设计任务书
课程设计题目：74160计数器设计
系 别 自控系 班级 电子101 学生姓名 杨媛 学号 2011337206 指导教师 包妍 职称 讲师 课程设计进行地点： 实训F213 任 务 下 达 时 间： 2013年 12 月 20 日
起止日期： 2013年12 月30 日起——至2014年1 月10 日止
系主任 田景贺 2013年 12 月 10日批准
以下内容根据各专业特点自行确定（如条件、资料、内容、任务、进度安排及要求等）：
1．设计题目：设计模拟74LS160计数器
1.1设计目的：（1）掌握模拟74LS160计数器的构成、原理与设计方法；
（2）熟悉MAXPLUSII软件的使用方法。
1.2基本要求：（1）能用VHDL语言设计模拟74LS160计数器电路；
（2）能进行计数器硬件下载； （3）应用层次化的设计方法。74160,ent。
1.3发挥部分：（1）设计输入信号波形，并进行设计仿真；
（2）编程并进行硬件仿真；
2.对设计说明书、论文撰写内容、格式、字数的要求
1）课程设计说明书（论文）是体现和总结课程设计成果的载体，一般不应少于3000字。
2）学生应撰写的内容为：中文摘要和关键词、目录、正文、参考文献等。课程设计说明书（论文）的结构及各部分内容要求可参照《沈阳工程学院毕业设计（论文）撰写规范》执行。应做到文理通顺，内容正确完整，书写工整，装订整齐。
3）说明书（论文）手写或打印均可。手写要用学校统一的课程设计用纸，用黑或蓝黑墨水工整书写；打印时按《沈阳工程学院毕业设计（论文）撰写规范》的要求进行打印。
4）课程设计说明书（论文）装订顺序为：封面、任务书、成绩评审意见表、中文摘要和关键词、目录、正文、参考文献。
3.时间进度安排：
沈 阳 工 程 学 院
EDA 课程设计成绩评定表
系（部）： 自动化学院 班级： 电子专112 学生姓名： 杨媛
数电设计
篇二:74160,ent
数字电子技术课程设计报告
题
院组组员组员组员组员
目 ： 多功能电子表
系 ： 电气信息工程系 专业 ： 通信工程 长 ： 董书月 学号 ： 20100602008 1 ： 董蓓 学号 ： 20100602006 2 ： 董立尧 学号 ： 20100602007 3 ： 范广杰 学号 ： 20100602009 4 ： 付腾飞 学号 ： 20100602010
指导教师 ： 卢智嘉
2012年5月28日
数字电子技术课程设计报告
74ls160
篇三:74160,ent
实验报告
姓名：刘博宇学号：
中规模集成计数器数字钟的设计班级：09自动化
09321046
一实验名称
运用中规模集成计数器设计一个数字钟
二实验目的及要求
1.用LED数码管显示时、分、秒。小时为3小时进制，分为20分钟进制，秒为10秒进制；
2.掌握多位计数器相连的方法； 3.了解数字时钟的工作原理；
4.掌握计数器的工作原理及连接方法； 5.用EWB平台进行功能仿真。
三实验中所用的仪器设备
74LS160计数器4个，与门、与非门各2个，LED数码显示屏4个，1个时钟。 74LS160功能简介
CLK是脉冲输入端；RCO是进位信号输出端；ENP和ENT是计数器工作状态端；CLR是异步清零端；LOAD是置数端；VCC接正电源，GND接地；A～D是数据输入端，QA～QD是计数器状态输出端。电源电压5V，输入电压5V。其状态表下所示：
与门（与非门）真值表
与门与
非门
四实验线路
五实验结果
1.启动电路时，可以观察到数字时钟的秒位开始计时，计数到9后复位到0，并向“分”位进位；
2.可以观察到数字时钟的分位开始计时时，计数到19后复位到0，并向“时”位进位；
3.可以观察到数字时钟的时位开始计时时，计数到2后复位到0，之后从秒位重新开始计时。
六讨论分析
74ls160计数到9时，ROC端为1，第一次设计电路时将低级74ls160的RCO端直接接到第三级74ls160的使能端ENP时，导致分个位进位到分十位时，分十位的数字不能锁定，故采用与门，将使能端接到高电平。
七实验总结
经过此次实验设计，我受益匪浅。在了解并掌握数字时钟的原理后开始着手设计，通过翻阅工具书了解到一些设计理念，并运用仿真软件对电路进行仿真。期间发现许多问题，经过反复改正电路中的错误，不断地仿真，终于将本次课程设计做完了。在本次课程设计过程中，不仅提高了自己对问题的分析能力而且增强了自己独立思考的能力。通过和同学的交流，发现到自己的不足并及时加以改正。
通过这次数字时钟的设计，不仅加深了我对CAD这门课的了解，同时也深知模电与数电的重要性，而且让我对EWB仿真软件有了初步的了解和认识。使用EWB仿真软件，可以让我们在虚拟的环境中实行实验，不需要真实电路环境的介入，不必顾及仪器设备的短缺与时间环境的限制，能够极大提高实验效率。
总之，在这次课程设计中，我学到了很多书本上所没有的东西，懂得了理论和实践相结合的必要性以及团队合作的重要性。由于长期的理论知识的学习使得自己在实践方面有所欠缺，因此在以后的学习中，我不仅要把理论知识掌握牢固，更要提高自己的动手能力、创新能力以及培养团队合作的意识。
第7章 习题解答
篇四:74160,ent
第7章 习题解答
7.1 由74290所构成的计数电路如图7.50所示，试分析它们各为几进制计数器。
Q3Q3Q3Q3
图7.50 习题7.1图
解：74160,ent。
74290是异步二-五-十进制计数器，下降沿触发；CKA是二进制计数器脉冲输入，Q0是输出；CKB是五进制计数器脉冲输入，Q3Q2Q1是输出；异步清零端R0(1)、R0(2)和异步置9控制端R9(1)、R9(2)都是高有效。
（1）R9(1)=R9(2)=0；R0(1)=R0(2)=Q3；CKA无脉冲输入；CKB接外部时钟，所以74290中只有五进制计数器工作。设五进制计数器的初态为Q3Q2Q1=000，在CLK下降沿的作用下进行加1计数，当Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态的转换过程是：000→001→010→011→000（由于该芯片是异步清零，所以Q3Q2Q1=100是过渡状态，在011之后短暂存在）。由此可知，该电路是四进制计数器。
（2）CKA没有脉冲输入，CKB接外部时钟，所以只有五进制计数器工作。R9(1)=R9(2)=0；R0(1) =Q1，R0(2)=Q2；设五进制计数器的初态为Q3Q2Q1=000，在CLK下降沿的作用下进行加1计数，当Q2=Q1=1（即计数值变为Q3Q2Q1=011）时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态的转换过程是：000→001→010→000（由于该芯片是异步清零，所以Q3Q2Q1=011是过渡状态，在010之后短暂存在）。由此可知，该电路是三进制计数器。
（3）CKB=Q0，CKA接外部时钟，两个计数器同时工作，构成一个8421BCD码计数器。R9(1)=R9(2)=0；R0(1)=R0(2)=Q3。设计数器的初态为Q3Q2Q1Q0=0000，在CLK下降沿的作用下按8421BCD码进行加1计数，当Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态Q3Q2Q1Q0的转换过程是：0000→0001→0010→0011→0100→0101→0110→0111→0000（由于该芯片是异步清零，所以Q3Q2Q1Q0=1000是过渡状态，在0111之后短暂存在）。由此可知，该电路是八进制计数器。
（4）CKB=Q0，CKA接外部时钟，构成一个8421BCD码计数器。R9(1)=R9(2)=0； R0(1)=Q0，R0(2)=Q3。设计数器的初态为Q3Q2Q1Q0=0000，在CLK下降沿的作用下按
8421BCD码进行加1计数，当Q0=Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态Q3Q2Q1Q0的转换过程是：0000→0001→0010→0011→0100→0101→0110→0111→1000→0000（由于该芯片是异步清零，所以Q3Q2Q1Q0=1001是过渡状态，在1000之后短暂存在）。由此可知，该电路是九进制计数器。
7.2 试画出图7.51所示电路的完整状态转换图。
图7.51 习题7.2
图图7.52 习题7.3
图
解：
74161是4位二进制加法计数器，同步预置数，LOAD低有效、异步清零，MR低有效。由逻辑电路图可知，MR?1，即复位无效；LOAD?Q2，即当Q2=0时，在时钟上升沿的作用下装入数据，装入的数据为D3D2D1D0=Q3100。设计数器的初态为Q3Q2Q1Q0=0000，则Q2=0，在CLK脉冲上升沿的作用下，计数器被装入初值D3D2D1D0=0100，然后从0100开始，在时钟脉冲作用下进行加1计数；当计数器的值加到Q3Q2Q1Q0=1000时，Q2=0，在CLK脉冲上升沿的作用下，计数器又被装入初值，此时D3D2D1D0=1100，然后从1100开始，在时钟脉冲作用下进行加1计数；当计数值加到0000时，又重复刚才的计数过程。可画出该电路的状态转换表如下所示。
习题7.2的状态转换表74160,ent。
无效状态0001、0010、0011，在经历1个CLK脉冲后变换为状态0100；无效状态1001、1010、1011，在经历1个CLK脉冲后变换为状态1100。
由此可画出完整的状态转换图如下所示。
7.3 试分析图7.52所示电路，画出状态转换图，并说明是几进制计数器。
解：
74161是4位二进制加法计数器，同步预置数，LOAD低有效、异步清零，MR低有效。由逻辑电路图可知，LOAD?1，即预置数控制端无效；MR?Q3Q1。设计数器的初态为Q3Q2Q1Q0=0000，则在时钟脉冲的作用下，74161进行加
1计数，当计数值加到Q3Q2Q1Q0=1010时，MR?0，进行异步清零，即SN=1010（SN=1010为过渡状态，存在时间极其短暂）。由此可画出状态转换图如下所示，该电路的功能是十进制计数器。
习题7.2完整的状态转换图习题7.3的状态转换图
7.4 图7.53所示电路是用计数器74160构成的程控分频器，试确定其输出信号Z的频率。如果要实现68分频，预置数Y应该为多少？
图7.53 习题7.4
图
解：
MR（1）74160是BCD码十进制加法计数器，同步预置数，异步清零，LOAD低有效、低有效。该电路使用了两片74160，构成两位十进制加法计数器。左边74160的ENP=ENT=1，允许计数；右边74160的ENP=1，ENT与左边一片的RCO相连，即左边一片产生进位时，右边一片才允许计数，所以左边一片为个位计数器，右边一片为十位计数器。两片的清零信号都接高电平，无效；两片的预置数控制端都与十位计数器的进位信号RCO（计数值为1001且ENT=1时RCO=1）取反后相连，即当十位和个位的计数值都为9时，对两片同时进行预置数，个位预置的数据为0101，十位预置的数据为0111。所以，该逻辑电路计数过程如下为75（0111 0101）?99（1001 1001），并且是按照十进制加1计数的，所以该电路完成的是25进制计数功能，即对输入的CLK信号进行25分频，输出信号Z=（100/25）KHz=4KHz。
（2）由前面的分析可知，如果计数器的值为99（1001 1001），下一个脉冲到达时对两个74160同时进行预置操作。若要完成68分频，则预置的数据应该是99-68+1=32，即个位计数器（左边74160）预置的数据为0010，十位计数器（右边74160）预置的数据为0011。
7.5 某分频电路如图7.54所示。
（1）当分频控制信号Y=(101000)2时，输出信号Z的频率为多少？
（2）欲使信号Z的频率为2KHz，分频控制信号Y应该取什么值？
（3）当分频控制信号Y取何值时，输出Z的频率最高？Z的最高频率为多少？
（4）当分频控制信号Y取何值时，输出Z的频率最低？Z的最低频率为多少？
图7.54 习题7.5图
解：
74161的主要特性：4位二进制加法计数器，同步预置数，异步清零，LOAD和MR都是低有效。
该逻辑电路由3个模块构成：
74161（1）：ENP=ENT=1，预置数和清零控制端都接高电平，无效。所以该计数器在外部输入时钟的控制下进行4位二进制加法计数，计数值由Q3Q2Q1Q0输出。由4位二进制加法计数器的状态变化过程可知，Q0输出的信号是对输入时钟信号的二分频；Q1输出的信号是对输入时钟信号的四分频；Q2输出的信号是对输入时钟信号的八分频；Q3输出的信号是对输入时钟信号的十六分频。
74153：4选1的数据选择器，当BA=00时，Y=X0；BA=01时，Y=X1；BA=10时，Y=X2；BA=11时，Y=X3。由逻辑电路的连接方式可知，当Y5Y4取某个特定的值时，74153的输出分别与74161（1）计数值相应位的状态相同，即：当Y5Y4=00时，Y=Q0；Y5Y4=01时，Y=Q1；Y5Y4=10时，Y=Q2；Y5Y4=11时，Y=Q3。
74161（2）：ENP=ENT=1，MR?1，LOAD?RCO，即如果计数值为1111（RCO=1），下一个脉冲到达时，对74161（2）进行预置操作，预置的数据为Y3Y2Y1Y0；而74161（2）的时钟脉冲信号是数据选择器74153的输出信号。
综合上面的分析可知：74161（2）输入时钟的频率是外部输入时钟信号频率（256KHz）的1/x，其中x的取值是：Y5Y4=00时，x=2；Y5Y4=01时，x=4；Y5Y4=10时，x=8；Y5Y4=11时，x=16。然后74161（2）对该脉冲信号进行计数，反复地从Y3Y2Y1Y0计到1111，也就是再次进行分频，分频系数为（1111-Y3Y2Y1Y0+1）。
（1）当分频控制信号Y=(101000)2时，Y5Y4=10，所以，上面分析过程中的x=8，即74161
（2）输入时钟的频率为（256/8）KHz=32KHz，并且计数器预置的数据为Y3Y2Y1Y0=1000，第二次分频的系数为（1111-1000+1）=1000——八分频，所以输出信号Z的频率为4KHz。
（2）欲使信号Z的频率为2KHz，即分频系数为（256 KHz /2 KHz）=128。由于74161的分频系数最大为16，所以128分频可以采用两种方法实现：
一是先进行八分频，再进行十六分频：x=8，所以Y5Y4=10；74161（2）进行十六进制计数，故预置的数据为Y3Y2Y1Y0=0000。即：分频控制信号Y=(100000)2。
二是先进行十六分频，再进行八分频：x=16，所以Y5Y4=11；74161（2）进行八进制计数，故预置的数据为Y3Y2Y1Y0=1000。即：分频控制信号Y=(111000)2。
（3）欲使输出Z的频率最高，则分频系数应最小。第一次分频的分频系数最小为x=2，此时Y5Y4=00；如果74161（2）预置的数据为Y=1110，则该计数器完成二进制计数功能，此时第二次分频的分频系数最小，也是2。所以，当Y5Y4Y3Y2Y1Y0=(001110)2时，输出Z的频率最高，此时Z的频率为256KHz的四分之一，即64KHz。
（4）欲使输出Z的频率最低，则分频系数应最大。第一次分频的分频系数最大为x=16，此时Y5Y4=11；如果74161（2）预置的数据为Y=0000，则该计数器完成十六进制计数功能，此时第二次分频的分频系数最大，也是16。所以，当Y5Y4Y3Y2Y1Y0=(110000)2时，输出Z的频率最低，此时Z的频率为256KHz的256（16*16）分之一，即1KHz。
7.6 试用两个中规模集成计数芯片74160构成一个六十进制计数器，要求采用0?59的8421BCD码作为60个有效状态的编码。
解：
74160的主要特性：BCD码十进制加法计数器，同步预置数，异步清零，LOAD和MR